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Home > ANSYS Q3D 教學 > Semiconductor and TSV(Through-Silicon Via) Simulation

 

本文始於2020，主要想確認Q3D是否適合做半導體基材(Silicon)的高頻模擬，以及是如何做到的? 即使已經有很多人以Q3D發表TSV的RLC等效模型[1][2][3][4][5][6][7]，但以HFSS做的更多[8]，也有人以Q3D萃取RLC而以HFSS萃取S參數[9]。軟體的選擇上，有沒有什麼細部差異需要注意的?

  1. 3D IC封裝與TSV

  2. Q3D半導體基材(矽)與TSV模擬
    2.1 電容隨頻率變化的特性
    2.2 電阻/電感隨頻率變化的特性
    2.3 S參數

  3. HFSS半導體基材(矽)與TSV模擬
    3.1 電容隨頻率變化的特性
    3.2 電阻/電感隨頻率變化的特性
    3.3 S參數

  4. TSV對SI的影響
    4.1 TSV長度的影響
    4.2 TSV孔徑的影響
    4.3 包覆絕緣層(silicon oxid)厚度的影響

  5. TSV對PI的影響

  6. 總結

  7. 問題與討論
    7.1 HFSS與3D Layout解的結果有差嗎?
    7.2 文中的Q3D求解頻率，為何是取5G，而不是默認的1G?
    8. 7.3 為何Design3的Q3D、HFSS結果一致，但Design5卻有明顯差異?
    7.4 介質帶微量的電導為何會使2GH前的C大幅增加，但10GHz後的C則幾乎不變?

  8. 參考資料

  1. 3D IC封裝與TSV 

在2010~2018年間，有非常多的論文討論3D IC中TSV(Through-Silicon Via)寄生效應與對高速訊號的影響。

下圖[10]很好的說明了在半導體矽基材中，TSV等效模型中介電係數與微導電率分別造成的影響。低頻能量因矽基材的微導電率或介質損耗所貢獻的G項而損耗，高頻能量則透過矽基材的介電係數所形成的寄生電容C耦合路徑損耗。

"先進封裝"一文打盡

  1. Q3D半導體基材(矽)與TSV模擬

    2.1 電容隨頻率變化的特性

    2. TSV半徑6um，通孔高度100um，外包覆隔離層(insulator)厚度0.5um，兩TSV相距50um

Silicon

Conductivity (S/m)

 Dk Df

Auto Use Causal Materials
Design1 10 11.9 0.015 check option
Design2 10 11.9 0.015 uncheck option
Design3 10 11.9 0 check option
Design4 10 11.9 0 uncheck option
Design5 0 11.9 0.015 check option
Design6 0 11.9 0.015 uncheck option
Design7 0 11.9 0 check option
Design8 0 11.9 0 uncheck option

Dk>1, Df>0且Conductivity>0時，若核選[Auto Use Causal Model]，電導將被忽略(Conductivity直接視同0) => Design1,5結果十分接近

Dk>1, Df>0且Conductivity>0時，若不選[Auto Use Causal Model]，Df將被被忽略 => Design2與4結果相同，接近Design3

Q3D對於介質的電導與介質損耗這兩種屬性，只會"二擇一"考慮。

Dk>1且Df=0時，無論有無核選[Auto Use Causal Model]，只要Conductivity>0，電容仍然會隨頻率變化 => Design3,4結果"接近"

Dk>1, Df=0且Conductivity=0時，若核選[Auto Use Causal Model]，電容仍然會隨頻率變化 => Design5,7結果相同

一般介質以Design5的方式設定，帶微導電性的介質則以Design3的方式設定。如果想使用Design1設定，只能以HFSS解。

Design6的電容隨頻率變化很詭異。Design8的電容不隨頻率變化，幾乎是定值。這兩種設定請避免。

2.2 電阻/電感隨頻率變化的特性

2.3 S參數

  1. HFSS半導體基材(矽)與TSV模擬

    Silicon

    Conductivity (S/m)

    		 Dk Df

    Auto Use Causal Materials
    Design1 10 11.9 0.015 check option
    Design2 10 11.9 0.015 uncheck option
    Design3 10 11.9 0 check option
    Design4 10 11.9 0 uncheck option
    Design5 0 11.9 0.015 check option
    Design6 0 11.9 0.015 uncheck option
    Design7 0 11.9 0 check option
    Design8 0 11.9 0 uncheck option

    HFSS處理Design1的S參數結果，非常接近Design2，接近Design3,4，這與Q3D是不同的。

    3.1 電容隨頻率變化的特性

    HFSS求解結果同樣可以看到介質帶微電導會造成低頻電容大幅增加的現象。

    這裡Design5低頻互容只有12fF，而Q3D算Design5低頻互容卻接近15fF，主要差異來源是在HFSS內，兩個TSV周圍外框多圍了一圈PEC當參考地。所以只要在Q3D內同樣外圍多圍一圈PEC設ground net就同樣可以得到12fF。

    由於HFSS默認是以S參數(Max. Delta S)作為adaptive mesh收斂的依據，若希望HFSS得到較準確的電容值，一般會在[Express Catch]內多加上[Im(Y)/omaga=0.1%]的電容收斂條件，或是在導體間較薄的介質層加上mesh seed設定(for TSP application)。

    3.2 電阻/電感隨頻率變化的特性

    3.3 S參數  

  2. TSV對SI的影響

    4.1 TSV長度的影響

    4.2 TSV孔徑的影響

    4.3 包覆絕緣層(silicon oxid)厚度的影響  

 

  1. TSV對PI的影響

     

  2. 總結

以Q3D萃取TSV的RLC模型來讓EDA工具可以快速模擬大量的TSV，以HFSS萃取S參數做寬頻SI分析時使用。

  1. 問題與討論

7.1 HFSS與3D Layout解的結果有差嗎?

Ans：除了因設port的差異所引入的些微影響，幾乎沒差。

使用Design3的設定，HFSS (wave port)與3D Layout (circuit port with deembed)做半導體TSV模擬是非常接近的。但使用Design1設定時，因3D layout會像Q3D一樣直接忽略電導值，要特別注意。

針對3D IC先進封裝製程(TSMC 3D Fabic)，最適合模擬RDL/Interposer的是2020R2起的3D layout。新版的3D layout除了有IC type求解模式，特別適合此類題目(含3D TSV)，在GDS import流程上也新增更強大方便的XML格式，使得原本需手動處理的繁瑣via array group、geometry snap前處理程序都可自動完成。

7.2 文中的Q3D求解頻率，為何是取5G，而不是默認的1G?

Ans：在1G或5G做適應性網格最大的差異在：2G以上的loss因矽帶有微導電率而遽增。

雖然此例的Q3D求解頻率設1G就已經在AC region內了，但由於我們要看的頻寬極寬(到達50G)，略為調高求解頻率有助於高頻與HFSS結果貼合。讀者可自行驗證1G/5G/10G/50G的差別，會發現只有1G/5G的結果在20G以上有差，5G/10G/50G則是一樣的。

7.3 為何Design3的Q3D、HFSS結果一致，但Design5卻有明顯差異?

Ans：Q3D在兩根導體(TSV)兩端的面設定source/sink，其求解結果是有考慮在導體端點邊緣處的電力線流梳(fringe)所貢獻的耦合(edge effect)，寄生的C較大，而HFSS的external wave port處是沒有邊緣效應的。

這是很多短的導體，使用Q3D與HFSS在高頻出現差異的原因(長導體/走線不會有差異)，因為短導體的邊緣效應貢獻變的不能忽略。

那又為何Design3兩者模擬結果一致性到50G都很好，但Design5卻20G以上就開始有差異?這是因為Design3的損耗特性由介質的電導所主導(較大)，而Design5的損耗特性由介質損耗所主導(較小)，而前者影響遠大於邊緣效應。

7.4 介質帶微量的電導為何會使2GHz前的C大幅增加，但10GHz後的C則幾乎不變?

Ans：該微電導會導致低頻的介電係數(介電常數)增加所導致。

    介電質響應外部電場的施加而電極化的程度，稱為電容率，或稱為"介電常數"。在非真空中由於介電質被電極化，在物質內部的總電場會減小，電容率關係到介電質傳輸(或容許)電場的能力。電容率衡量電場怎樣影響介電質，怎樣被介電質影響。

    當介質擁有微量電導時，會使得介質響應外部電場的極化程度變大(容易極化)，也就是電容率變大，但這電容率變大只發生在低頻，因為介質在高頻的極化會受介電質弛豫(dielectric relaxation)效應的影響，也就是在高頻時極化翻轉速度跟不上外部電場極性翻轉速度。

  1. 參考資料

[1] Ioannis Savidis, "Closed-Form Expressions of 3-D Via Resistance, Inductance, and Capacitance", IEEE Trans. on Electron Device, 2009.

[2] Nauman H. Khan, "Mitigating TSV-induced Substrate Noise in 3-D ICs using GND Plugs", 12th International Symposium on Quality Electronic Design, 2011.

[3] Khaled Salah, "Compact Lumped Element Model for TSV in 3D-ICs", IEEE ISCAS, 2011.

[4] Nauman Khan, "Designing TSVs for 3D Integrated Circuits", 2013

[5] Tarek Ramadan, "Coupling Capacitance Extraction in Through-Silicon Via (TSV) Arrays ", IEEE ICEC, 2015.

[6] Tarek Ramadan, "Accuracy-Improved Coupling Capacitance Model for Through-Silicon Via (TSV) Arrays Using Dimensional Analysis", IEEE ISCAS, 2016.

[7] Shilong Gou, "Accurate Inductance Modeling of 3-D Inductor Based on TSV", IEEE Microwave and Wireless Components Letters, 2018.

[8] Jonghyun Cho, "Signal integrity design of TSV and interposer in 3D-IC", IEEE 4th Latin American Symposium on Circuits and Systems (LASCAS), 2013.

[9] Kuan-Chung Lu, "Comparative Modeling of Single-ended Through-Silicon Vias in GS and GSG Configurations Up to V-band Frequencies", 2013.

[10] Bo Pu, Gibak Han, "Hybrid PEX Flow for 2.5D Si Interposer SerDes Signal Channel Model Extraction by Considering High Loss Silicon Substrate Effects", DesignCon 2020.

[11] 矽通孔TSV 3D先進封裝技術詳解